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【2h】

Row/Column Redundancy to Reduce SRAM Leakage in Presence of Random Within-Die Delay Variation

机译：在存在随机片内延迟变化的情况下，行/列冗余可减少sRam泄漏

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Maziar Goudarzi; Tohru Ishihara;
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年度 2015
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1. SRAM Leakage Reduction by Row/Column Redundancy Under Random Within-Die Delay Variation [J] . Goudarzi M., Ishihara T. Very Large Scale Integration (VLSI) Systems, IEEE Transactions on . 2010,第12期

机译：随机晶粒内延迟变化下行/列冗余减少的SRAM泄漏
2. Adaptive body bias for reducing impacts of die-to-die and within-die parameter variations on microprocessor frequency and leakage [J] . Tschanz J.W., Kao J.T., Narendra S.G., IEEE Journal of Solid-State Circuits . 2002,第11期

机译：自适应主体偏置可减少芯片间和芯片内参数变化对微处理器频率和泄漏的影响
3. A Design-Oriented Soft Error Rate Variation Model Accounting for Both Die-to-Die and Within-Die Variations in Submicrometer CMOS SRAM Cells [J] . Mostafa H., Anis M., Elmasry M. Circuits and Systems I: Regular Papers, IEEE Transactions on . 2010,第6期

机译：面向设计的软错误率变化模型，同时考虑了亚微米CMOS SRAM单元中的芯片间和芯片内变化
4. Row/column redundancy to reduce SRAM leakage in presence of random within-die delay variation [C] . Goudarzi Maziar, Ishihara Tohru ACM/IEEE International Symposium on Low Power Electronics and Design . 2008

机译：行/列冗余可在存在随机晶粒内延迟变化的情况下减少SRAM泄漏
5. Modeling of deterministic within-die variation in timing analysis, leakage current analysis, and delay fault diagnosis. [D] . Choi, Munkang. 2007

机译：在时序分析，漏电流分析和延迟故障诊断中确定性的模内变化建模。
6. Corrigendum: A fast and unbiased procedure to randomize ecological binary matrices with fixed row and column totals [O] . Giovanni Strona, Domenico Nappo, Francesco Boccacci, -1

机译：勘误：一种快速且无偏的过程用于以固定的行和列总数将生态二元矩阵随机化
7. Cache Power Reduction in Presence of Within-Die Delay Variation using Spare Ways [O] . Maziar Goudarzi, Tadayuki Matsumura, Tohru Ishihara 2015

机译：使用备用方法在存在模内延迟变化的情况下降低高速缓存功率

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